The scope of this thesis is, to predict, mitigate and emulate arising reliability risks caused by power consumption, temperature, and aging in two major building blocks of modern System-on-Chips (SoCs): the on-chip SRAM and the Central Processing Unit (CPU). Therefore, the impact of Bias Temperature Instability (BTI) as a dominant aging mechanism in 32nm and 40nm CMOS technologies is regarded. In the first part of this work, the effect of BTI is analyzed with a novel reliability tool for SRAM Design-for-Reliability. The developed tool (AppAwareAge) incorporates a new workload-aware aging analysis to predict the aging-induced degradation of on-chip SRAMs during the design phase based on the workload of embedded applications executed on an industrial Micro-Controller Unit (MCU). An application-aware end-of-life analysis of the SRAM can predict the expected lifetime for the given workload and operating conditions. Furthermore, this work introduces, as a first aging mitigation technique the Mitigation of AGIng Circuitry (MAGIC), a low-cost circuitry to effectively mitigate aging in Sense Amplifiers (SAs) by wear-leveling. MAGIC modifies the mapping of SRAM banks to physical addresses and distributes the stress onto the complete SRAM array to avoid exacerbated aging in highly-used addresses. Deploying the proposed reliability tool, an extensive study of an industrially used SRAM design compares the aging behavior of the read-path with and without the proposed mitigation technique for various workloads, temperatures, and supply voltages. Since the developed tool is capable of analyzing SRAM architectures of arbitrary size and granularity, the second aging mitigation technique utilizes the tool as an SRAM design exploration framework (SDE) that generates and characterizes memories of different array granularity (i.e. number of banks/rows/words) with detailed simulations. Since the array granularity has a notable impact on the aging rates of the memory, aging can be effectively mitigated by exploring the most reliable configuration for a given set of applications early in the design phase. The second part of this work focuses on the reliability assessment during the design phase of CPUs and therefore proposes a real-time power, temperature, and aging monitor system (eTAPMon) for FPGA prototypes of Multi-Processor System-on-Chips (MPSoCs). The monitoring approach can be used to emulate the behavior of ASIC monitors on an FPGA prototyping platform in order to develop efficient runtime management and resource allocation strategies. The monitor system was implemented on an FPGA board and evaluated for a selected operating scenario for nominal process corners.     «

The scope of this thesis is, to predict, mitigate and emulate arising reliability risks caused by power consumption, temperature, and aging in two major building blocks of modern System-on-Chips (SoCs): the on-chip SRAM and the Central Processing Unit (CPU). Therefore, the impact of Bias Temperature Instability (BTI) as a dominant aging mechanism in 32nm and 40nm CMOS technologies is regarded. In the first part of this work, the effect of BTI is analyzed with a novel reliability tool for...     »

Ziel dieser Arbeit ist es, auftretende Zuverlässigkeitsrisiken aufgrund von Leistungsverbrauch, Temperatur und Alterung in zwei Hauptbausteinen moderner System-on-Chips (SoCs) vorherzusagen, abzuschwächen und zu emulieren: dem On-Chip-SRAM und der Central Processing Unit (CPU). Dabei wird der Einfluss von Bias Temperature Instability (BTI) als einer der dominantesten Alterungsmechanismen in 32nm und 40nm CMOS-Technologien betrachtet. Im ersten Teil dieser Arbeit wird die Wirkung von BTI mit einem neuen Zuverlässigkeitstool für SRAM Design-for-Reliability analysiert. Das entwickelte Tool (AppAwareAge) enthält eine neue arbeitslastberücksichtigende Alterungsanalyse, um die alterungsbedingte Degradation von On-Chip-SRAMs während der Entwurfsphase basierend auf der Arbeitlast eingebetteter Anwendungen, welche auf einer industriellen Micro-Controller Unit (MCU) ausgeführt werden, vorherzusagen. Eine arbeitslastberücksichtigende End-of-Life-Analyse des SRAM kann die erwartete Lebensdauer für die gegebene Arbeitslast und die vorherrschenden Betriebsbedingungen vorhersagen. Darüber hinaus wird in dieser Arbeit als erste Methode zur Abschwächung der Alterung Mitigation of AGIng Circuitry (MAGIC) vorgestellt, eine kostengünstige Schaltung zur wirksamen Minderung der Alterung in Sense Amplifiern (SAs) durch Wear-leveling. MAGIC modifiziert die Zuordnung von SRAM-Bänken zu physikalischen Adressen und verteilt die Arbeitslast auf das gesamte SRAM-Array, um eine verstärkte Alterung bei häufig verwendeten Adressen zu vermeiden. Unter Verwendung des vorgeschlagenen Zuverlässigkeitstools vergleicht eine umfassende Studie eines industriell verwendeten SRAM-Designs das Alterungsverhalten des Lesepfads mit und ohne die vorgeschlagene Technik zu Minderung der Alterung für verschiedene Arbeitslasten, Temperaturen und Versorgungsspannungen. Da das entwickelte Tool in der Lage ist, SRAM-Architekturen beliebiger Größe und Granularität zu analysieren, verwendet eine zweite Technik zur Abschwächung der Alterung das Tool als SRAM Design Exploration Framework (SDE), welche Speicher unterschiedlicher Array-Granularität (Anzahl der Bänke / Zeilen / Wörter) generiert und mit detaillierten Simulationen charakterisiert. Da die Array-Granularität einen starken Einfluss auf die Alterungsraten des Speichers hat, kann die Alterung wirksam gemindert werden, indem die zuverlässigste Konfiguration für vorherbestimmte Anwendungen zu Beginn der Entwurfsphase untersucht wird. Der zweite Teil dieser Arbeit konzentriert sich auf die Zuverlässigkeitsanalyse während der Entwurfsphase von CPUs und stellt dafür ein Echtzeit-Monitoring- System für Leistung, Temperatur und Alterung (eTAPMon) für FPGA-Prototypen von Multi-Prozessor-System-on-Chips (MPSoCs) vor. Der Monitoring-Ansatz kann verwendet werden, um das Verhalten von ASIC-Monitoren auf einer FPGA-Prototyping- Plattform zu emulieren und effiziente Strategien für das Runtime- Management und die Zuweisung von Prozessorressourcen zu entwickeln. Das Monitoring-System wurde auf einem FPGA-Board implementiert und für ein ausgewähltes Betriebsszenario unter nominalen Betriebsbedingungen bewertet.     «

Ziel dieser Arbeit ist es, auftretende Zuverlässigkeitsrisiken aufgrund von Leistungsverbrauch, Temperatur und Alterung in zwei Hauptbausteinen moderner System-on-Chips (SoCs) vorherzusagen, abzuschwächen und zu emulieren: dem On-Chip-SRAM und der Central Processing Unit (CPU). Dabei wird der Einfluss von Bias Temperature Instability (BTI) als einer der dominantesten Alterungsmechanismen in 32nm und 40nm CMOS-Technologien betrachtet. Im ersten Teil dieser Arbeit wird die Wirkung von BTI mi...     »