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Original title:
Wire topology optimisation for low power CMOS
Translated title:
Verlustleistungsgünstige Verdrahtung in CMOS
Author:
Zuber, Paul
Year:
2007
Document type:
Dissertation
Institution:
Fakultät für Elektrotechnik und Informationstechnik
Advisor:
Stechele, Walter (Priv.-Doz. Dr.)
Referee:
Stechele, Walter (Priv.-Doz. Dr.); Johannes, Frank (Prof. Dr.)
Language:
en
Subject group:
ELT Elektrotechnik
Keywords:
low power, routing, wire spacing
Translated keywords:
Verdrahten, Verlustleistung, Leiterbahnabstand
Abstract:
Power optimisation has become one of the most important goals when designing integrated systems. A methodology is proposed that reduces the power consumption of a detail-routed circuit by modifying its wire topology. Its principle is a re-distribution of the local whitespace between parallel wires depending on the switching activities of the wires. The more active a wire the more space it will acquire and thus the less toggle energy is required. After optimisation, the new layout is returned to...    »
Translated abstract:
Verdrahtungslastkapazitäten tragen zu einem hohen Anteil der Gesamtverlustleistung heutiger integrierter Systeme bei. Diese Dissertation erarbeitet eine Methode, welche die Leistung einer fertig synthetisierten Schaltung durch Veränderung der Verdrahtung optimiert. Das Prinzip ist eine Neuverteilung der nicht verwendeten Verdrahtungsresourcen zwischen parallelen Leitungen, wobei die Schaltaktivitäten berücksichtigt werden. Je aktiver ein Draht ist, desto mehr Abstand wird diesem zugewiesen. Nach...    »
WWW:
https://mediatum.ub.tum.de/?id=618152
Date of submission:
16.04.2007
Oral examination:
27.07.2007
Pages:
140
Urn (citeable URL):
https://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:bvb:91-diss-20070802-618152-1-6
Last change:
13.08.2007
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