Near-Memory Acceleration of Inter-Process Communication on Tile-Based Many-Core Architectures
Translated title:
Speichernahe Beschleunigung der Interprozesskommunikation auf kachelbasierten Vielkernarchitekturen
Author:
Rheindt, Sven
Year:
2022
Document type:
Dissertation
Faculty/School:
Fakultät für Elektrotechnik und Informationstechnik
Advisor:
Herkersdorf, Andreas (Prof. Dr.)
Referee:
Herkersdorf, Andreas (Prof. Dr.); Becker, Jürgen (Prof. Dr. Dr. h.c.)
Language:
en
Subject group:
ELT Elektrotechnik
TUM classification:
DAT 200
Abstract:
Inter-process communication (IPC) is crucial for the performance of many-core architectures. This thesis shows that the promising near-memory acceleration paradigm can be applied to mitigate IPC synchronization, queue-based message passing, and graph copy challenges in the operating and run-time system on tile-based many-core architectures. All three scientific contributions are based on a hardware-software co-design approach, were evaluated on an FPGA prototyping platform, and yielded a significant execution time reduction for representative benchmarks.
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Inter-process communication (IPC) is crucial for the performance of many-core architectures. This thesis shows that the promising near-memory acceleration paradigm can be applied to mitigate IPC synchronization, queue-based message passing, and graph copy challenges in the operating and run-time system on tile-based many-core architectures. All three scientific contributions are based on a hardware-software co-design approach, were evaluated on an FPGA prototyping platform, and yielded a signifi...
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Translated abstract:
Interprozesskommunikation (IPC) ist entscheidend für die Performanz von Vielkernarchitekturen. Diese Arbeit zeigt, dass speichernahe Beschleunigung angewendet werden kann, um Herausforderungen der IPC-Synchronisation, Warteschlangen-basierten Kommunikation und des Graphkopierens im Betriebs- und Laufzeitsystem auf kachelbasierten Architekturen zu verringern. Alle drei Beiträge nutzen einen Hardware-Software-Co-Design-Ansatz, wurden auf einer FPGA-Plattform evaluiert und führten zu einer signifikanten Reduktion der Ausführungszeit für repräsentative Benchmarks.
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Interprozesskommunikation (IPC) ist entscheidend für die Performanz von Vielkernarchitekturen. Diese Arbeit zeigt, dass speichernahe Beschleunigung angewendet werden kann, um Herausforderungen der IPC-Synchronisation, Warteschlangen-basierten Kommunikation und des Graphkopierens im Betriebs- und Laufzeitsystem auf kachelbasierten Architekturen zu verringern. Alle drei Beiträge nutzen einen Hardware-Software-Co-Design-Ansatz, wurden auf einer FPGA-Plattform evaluiert und führten zu einer signifik...
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