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Titel:

An architecture and an FPGA prototype of a Reliable Processor Pipeline towards multiple soft- and timing errors

Dokumenttyp:
Konferenzbeitrag
Art des Konferenzbeitrags:
Textbeitrag / Aufsatz
Autor(en):
Abdelmajid Bouajila, Johannes Zeppenfeld, Walter Stechele, Andreas Herkersdorf
Stichworte:
AiS
Dewey-Dezimalklassifikation:
620 Ingenieurwissenschaften
Kongress- / Buchtitel:
14th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems
Jahr:
2011
Jahr / Monat:
2011-04
Monat:
Apr
Reviewed:
ja
Sprache:
en
TUM Einrichtung:
Lehrstuhl für Integrierte Systeme
Format:
Text
 BibTeX