Systems on Chips (SoCs) have become indispensable in today’s world and the demand for them is constantly increasing. For this reason, the need for efficient and secure methods to verify the functionality and safety of the chips is also growing. An interesting and important approach for this is the fault injection simulation with virtual prototypes of hardware components and systems. For example, a virtual prototype of a central processing unit (CPU) can allow the simulation of soft error injection scenarios. These errors can be injected either at instructional level or at micro-architectural level. For this purpose, either a very performant instruction set simulator (ISS) or a slower register transfer level (RTL) core model can be used to implement the CPU of a virtual prototype. In this work, a runtime switch behavior for fault injection simulators based on virtual prototypes is presented. It can be used to execute a test program very fast on instruction level at the beginning. At a certain point in time when more detailed investigations are to be carried out, e.g., a fault in the micro-architecture, it can be switched to a CPU on RTL. Later, it is possible to switch back to the ISS level. The whole procedure can accelerate the simulation by a multiple compared to the simulation running solely on RTL. Using the Extendable Translating Instruction Set Simulator (ETISS) and an verilated RTL (VRTL) model of a RISC-V core, RI5CY, a factor of four was observed. The runtime switch behavior was implemented in the form of a CPU multiplexer that can switch between different CPU levels of abstraction at runtime. It also makes it possible to have several CPUs execute the same test program approximately synchronously at the same time.     «

Systems on Chips (SoCs) have become indispensable in today’s world and the demand for them is constantly increasing. For this reason, the need for efficient and secure methods to verify the functionality and safety of the chips is also growing. An interesting and important approach for this is the fault injection simulation with virtual prototypes of hardware components and systems. For example, a virtual prototype of a central processing unit (CPU) can allow the simulation of soft error inject...     »

Systems on Chips (SoCs) sind aus der heutigen Welt nicht mehr wegzudenken und die Nachfrage nach ihnen steigt ständig. Aus diesem Grund wächst auch der Bedarf an effizienten und sicheren Methoden, um die Funktionalität und Sicherheit der Chips zu verifizieren. Ein interessanter und wichtiger Ansatz hierfür ist die Fehlerinjektionssimulation mit virtuellen Prototypen von Hardwarekomponenten und Systemen. Zum Beispiel kann ein virtueller Prototyp einer zentralen Verarbeitungseinheit (CPU) die Simulation von sogenannten Soft-Error-Injection-Szenarien ermöglichen. Diese Fehler können entweder auf Befehlsebene oder auf Mikroarchitektur-Ebene injiziert werden. Zu diesem Zweck kann entweder ein sehr leistungsfähiger Befehlssatz-Simulator (ISS) oder ein langsameres Register-Transfer-Level (RTL) Kernmodell verwendet werden, um die CPU eines virtuellen Prototyps zu implementieren. In dieser Arbeit wird ein Laufzeittransitionsverhalten für Fehlerinjektionssimulatoren auf der Basis von virtuellen Prototypen vorgestellt. Es kann dazu verwendet werden, ein Testprogramm zu Beginn sehr schnell auf Anweisungsebene auszuführen. Zu einem bestimmten Zeitpunkt, wenn detailliertere Untersuchungen durchgeführt werden sollen, z.B. ein Fehler in der Mikroarchitektur, kann auf eine CPU auf RTL umgeschaltet werden. Später ist es möglich, wieder auf die ISS-Ebene zurückzuwechseln. Das gesamte Verfahren kann die Simulation um ein Vielfaches im Vergleich zu einer Simulation, die ausschließlich auf RTL läuft, beschleunigen. Unter Verwendung des Extendable Translating Instruction Set Simulators (ETISS) und eines verilierten RTL-Modells (VRTL) eines RISC-V-Kerns, RI5CY, wurde ein Faktor von vier beobachtet. Das Umschaltverhalten zur Laufzeit wurde in Form eines CPU-Multiplexers implementiert, der zur Laufzeit zwischen verschiedenen CPU-Abstraktionsebenen umschalten kann. Er ermöglicht es auch, dass mehrere CPUs das gleiche Testprogramm annähernd synchron zur gleichen Zeit ausführen können.     «

Systems on Chips (SoCs) sind aus der heutigen Welt nicht mehr wegzudenken und die Nachfrage nach ihnen steigt ständig. Aus diesem Grund wächst auch der Bedarf an effizienten und sicheren Methoden, um die Funktionalität und Sicherheit der Chips zu verifizieren. Ein interessanter und wichtiger Ansatz hierfür ist die Fehlerinjektionssimulation mit virtuellen Prototypen von Hardwarekomponenten und Systemen. Zum Beispiel kann ein virtueller Prototyp einer zentralen Verarbeitungseinheit (CPU) die Sim...     »