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Original title:
Hierarchical Pattern Matching in VLSI 
Translated title:
Hierarchische Mustererkennung in VLSI 
Year:
2009 
Document type:
Dissertation 
Institution:
Fakultät für Informatik 
Advisor:
Bungartz, Hans-Joachim (Prof. Dr.) 
Referee:
Barke, Erich (Prof. Dr.); Huckle, Thomas (Prof. Dr.) 
Language:
en 
Subject group:
DAT Datenverarbeitung, Informatik 
Keywords:
structural pattern matching, VLSI, EDA, Subcircuit Recognition, Hierarchical Netlists 
Translated keywords:
Strukturelle Mustererkennung, VLSI, EDA, Subcircuit Recognition, Hierarchische Netzlisten 
Abstract:
Subcircuit recognition (SR) is important for IC verification: ERC (electrical rule check), static timing analysis, etc. Many different algorithms were devised to support this segment of chip verification. The theoretical basis for these algorithms is pattern matching in graphs, i.e. subgraph isomorphism. Algorithms developed so far work only with inefficient flat input netlists. We provide a novel solution for the SR problem in hierarchical netlists. Virtually Flattened View (VFV), a sophisticat...    »
 
Translated abstract:
Subcircuit Recognition (SR) ist wichtig für die Verifikation von ICs: ERC (Electrical Rule Check), Statische Timinganalyse, etc. Verschiedene Algorithmen wurden in der Vergangenheit entwickelt, um SR zu unterstützen. Die theoretische Basis für diese Algorithmen ist Mustererkennung in Graphen, d.h. Teilgraphisomorphismus. Die Algorithmen, die entwickelt wurden, bearbeiten nur ineffiziente, flache Netzlisten. Wir führen eine neue Lösung für das SR-Problem mit hierarchischen Netzlisten ein. Wir sch...    »
 
Oral examination:
14.07.2009 
Pages:
155 
Last change:
02.12.2009