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Originaltitel:
Wire topology optimisation for low power CMOS 
Übersetzter Titel:
Verlustleistungsgünstige Verdrahtung in CMOS 
Jahr:
2007 
Dokumenttyp:
Dissertation 
Institution:
Fakultät für Elektrotechnik und Informationstechnik 
Betreuer:
Stechele, Walter (Priv.-Doz. Dr.) 
Gutachter:
Stechele, Walter (Priv.-Doz. Dr.); Johannes, Frank (Prof. Dr.) 
Sprache:
en 
Fachgebiet:
ELT Elektrotechnik 
Stichworte:
low power, routing, wire spacing 
Übersetzte Stichworte:
Verdrahten, Verlustleistung, Leiterbahnabstand 
Kurzfassung:
Power optimisation has become one of the most important goals when designing integrated systems. A methodology is proposed that reduces the power consumption of a detail-routed circuit by modifying its wire topology. Its principle is a re-distribution of the local whitespace between parallel wires depending on the switching activities of the wires. The more active a wire the more space it will acquire and thus the less toggle energy is required. After optimisation, the new layout is returned to...    »
 
Übersetzte Kurzfassung:
Verdrahtungslastkapazitäten tragen zu einem hohen Anteil der Gesamtverlustleistung heutiger integrierter Systeme bei. Diese Dissertation erarbeitet eine Methode, welche die Leistung einer fertig synthetisierten Schaltung durch Veränderung der Verdrahtung optimiert. Das Prinzip ist eine Neuverteilung der nicht verwendeten Verdrahtungsresourcen zwischen parallelen Leitungen, wobei die Schaltaktivitäten berücksichtigt werden. Je aktiver ein Draht ist, desto mehr Abstand wird diesem zugewiesen. Nach...    »
 
Mündliche Prüfung:
27.07.2007 
Seiten:
140 
Letzte Änderung:
13.08.2007