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Original title:
Low Power ASIC Design Using Voltage Scaling at the Logic Level 
Translated title:
Verlustleistungsoptimierung im ASIC Entwurf durch Spannungsskalierung auf der Logikebene 
Year:
2003 
Document type:
Dissertation 
Institution:
Fakultät für Elektrotechnik und Informationstechnik 
Advisor:
Ruge, Ingolf (Prof. Dr.) 
Referee:
Ruge, Ingolf (Prof. Dr.); Pfleiderer, Hans-Jörg (Prof. Dr.) 
Format:
Text 
Language:
en 
Subject group:
ELT Elektrotechnik 
Keywords:
Low Power; Low Voltage; Power Optimization; Voltage Scaling; ASIC Design; Logic Synthesis; Level Converter 
Translated keywords:
Low Power; Low Voltage; Verlustleistungsoptimierung; Spannungsskalierung; ASIC Entwurf; Logiksynthese; Pegelwandler 
Abstract:
The power consumption is an important criterion in the design of integrated circuits for portable and non-portable applications. In this thesis, a novel methodology of optimizing the dynamic power consumption by means of supply voltage scaling in the logic synthesis phase of the design process is proposed. The methodology enables supply voltage scaling and various state-of-the-art logic-level power optimization techniques to be used simultaneously. The integration of voltage scaling together wit...    »
 
Translated abstract:
Die Verlustleistung ist ein entscheidendes Kriterium beim Entwurf integrierter Schaltungen sowohl für den portablen als auch für den stationären Einsatz. In dieser Arbeit wird eine neue Methodik zur Optimierung der dynamischen Verlustleistung mittels Betriebsspannungsskalierung während der Logiksynthese vorgestellt. Die Methodik ermöglicht neben der Spannungsskalierung die gleichzeitige Nutzung verschiedener Standardtechniken, was erstmals eine gründliche und realistische Untersuchung des tatsäc...    »
 
Publication :
Universitätsbibliothek der TU München 
Oral examination:
22.12.2003 
File size:
1378909 bytes 
Pages:
222 
Last change:
20.06.2007