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Originaltitel:
Low Power ASIC Design Using Voltage Scaling at the Logic Level 
Übersetzter Titel:
Verlustleistungsoptimierung im ASIC Entwurf durch Spannungsskalierung auf der Logikebene 
Jahr:
2003 
Dokumenttyp:
Dissertation 
Institution:
Fakultät für Elektrotechnik und Informationstechnik 
Betreuer:
Ruge, Ingolf (Prof. Dr.) 
Gutachter:
Ruge, Ingolf (Prof. Dr.); Pfleiderer, Hans-Jörg (Prof. Dr.) 
Format:
Text 
Sprache:
en 
Fachgebiet:
ELT Elektrotechnik 
Stichworte:
Low Power; Low Voltage; Power Optimization; Voltage Scaling; ASIC Design; Logic Synthesis; Level Converter 
Übersetzte Stichworte:
Low Power; Low Voltage; Verlustleistungsoptimierung; Spannungsskalierung; ASIC Entwurf; Logiksynthese; Pegelwandler 
Kurzfassung:
The power consumption is an important criterion in the design of integrated circuits for portable and non-portable applications. In this thesis, a novel methodology of optimizing the dynamic power consumption by means of supply voltage scaling in the logic synthesis phase of the design process is proposed. The methodology enables supply voltage scaling and various state-of-the-art logic-level power optimization techniques to be used simultaneously. The integration of voltage scaling together wit...    »
 
Übersetzte Kurzfassung:
Die Verlustleistung ist ein entscheidendes Kriterium beim Entwurf integrierter Schaltungen sowohl für den portablen als auch für den stationären Einsatz. In dieser Arbeit wird eine neue Methodik zur Optimierung der dynamischen Verlustleistung mittels Betriebsspannungsskalierung während der Logiksynthese vorgestellt. Die Methodik ermöglicht neben der Spannungsskalierung die gleichzeitige Nutzung verschiedener Standardtechniken, was erstmals eine gründliche und realistische Untersuchung des tatsäc...    »
 
Veröffentlichung:
Universitätsbibliothek der TU München 
Mündliche Prüfung:
22.12.2003 
Dateigröße:
1378909 bytes 
Seiten:
222 
Letzte Änderung:
20.06.2007