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Originaltitel:
Network on Chip Interface for Scalable Distributed Shared Memory Architectures 
Übersetzter Titel:
Network on Chip Interface für skalierbare Distributed Shared Memory Architekturen 
Jahr:
2018 
Dokumenttyp:
Dissertation 
Institution:
Fakultät für Elektrotechnik und Informationstechnik 
Betreuer:
Herkersdorf, Andreas (Prof. Dr.) 
Gutachter:
Herkersdorf, Andreas (Prof. Dr.); Becker, Jürgen (Prof. Dr. Dr. h.c.) 
Sprache:
en 
Fachgebiet:
DAT Datenverarbeitung, Informatik; ELT Elektrotechnik 
Stichworte:
Network Interface, Network on Chip, Communication Resource Managment, Hardware Support 
Übersetzte Stichworte:
Network Interface, Network on Chip, Verwaltung der Kommunikations-Ressourcen, Hardwareunterstützung 
TU-Systematik:
DAT 200d 
Kurzfassung:
A Network Interface (NI) architecture has been investigated and developed to optimize the run-time management of communication resources in Network on Chip-based manycore systems. The presented NI design also offers dedicated hardware support for reducing synchronization overhead and latencies between communicating software instances. The proposed concepts bring a throughput improvement of up to 38% when compared with state of the art methods via SystemC simulation and FPGA prototyping. 
Übersetzte Kurzfassung:
Die Arbeit stellt eine neue Network Interface (NI) Architektur zur effektiveren Verwaltung der Kommunikations-Ressourcen von Network on Chip-basierten Systemen zur Laufzeit vor. Das vorgeschlagene NI beinhaltet zudem spezifische Hardwareunterstützung zur Reduktion der Synchronisations-Latenzen zwischen kommunizierenden Softwareinstanzen. Die vorgeschlagenen Konzepte verbessern den Durchsatz bis zur 38% wenn verglichen mit state of the art Methoden durch SystemC Simulation und FPGA Prototyping. 
Mündliche Prüfung:
21.02.2018 
Dateigröße:
2054289 bytes 
Seiten:
151 
Letzte Änderung:
01.03.2018