Benutzer: Gast  Login
Originaltitel:
Verification and Synthesis of Analog Power-Down Circuits 
Übersetzter Titel:
Verifikation und Synthese analoger Power-Down-Schaltungen 
Jahr:
2017 
Dokumenttyp:
Dissertation 
Institution:
Fakultät für Elektrotechnik und Informationstechnik 
Betreuer:
Gräb, Helmut (Prof. Dr.) 
Gutachter:
Gräb, Helmut (Prof. Dr.); Günhan, Dündar (Prof., Ph.D.) 
Sprache:
en 
Fachgebiet:
ELT Elektrotechnik 
Stichworte:
verification, synthesis, analog, circuits, power-down 
Übersetzte Stichworte:
Verifikation, Synthese, analog, Schaltungen, Power-Down 
TU-Systematik:
ELT 272d 
Kurzfassung:
This thesis investigates electronic design automation algorithms for the verification and synthesis of analog power-down circuits. The methods build upon a new structural graph model that models the static circuit behavior. The verification method detects floating nodes, leakage currents and reliability problems due to electrical stress. The synthesis method allows automatic computation of a complementary power-down circuit for a given circuit. 
Übersetzte Kurzfassung:
Diese Arbeit behandelt Entwurfsautomatisierungsalgorithmen zur Verifikation und Synthese analoger Power-Down-Schaltungen. Die Methoden bauen auf einem neuen strukturbasierten Graphmodell auf, welches das statische Verhalten der Schaltung modelliert. Die Verifikationsmethode erkennt Floating-Nodes, Leckströme und durch elekrischen Stress verursachte Zuverlässigkeitsprobleme. Die Synthesemethode berechnet automatisch die zu einer gegebenen Schaltung zugehörige Power-Down-Schaltung. 
ISBN:
978-3-8439-3119-9 
Mündliche Prüfung:
17.02.2017 
Dateigröße:
7751407 bytes 
Seiten:
162 
Letzte Änderung:
12.04.2017