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Original title:
Verification and Synthesis of Analog Power-Down Circuits 
Translated title:
Verifikation und Synthese analoger Power-Down-Schaltungen 
Year:
2017 
Document type:
Dissertation 
Institution:
Fakultät für Elektrotechnik und Informationstechnik 
Advisor:
Gräb, Helmut (Prof. Dr.) 
Referee:
Gräb, Helmut (Prof. Dr.); Günhan, Dündar (Prof., Ph.D.) 
Language:
en 
Subject group:
ELT Elektrotechnik 
Keywords:
verification, synthesis, analog, circuits, power-down 
Translated keywords:
Verifikation, Synthese, analog, Schaltungen, Power-Down 
TUM classification:
ELT 272d 
Abstract:
This thesis investigates electronic design automation algorithms for the verification and synthesis of analog power-down circuits. The methods build upon a new structural graph model that models the static circuit behavior. The verification method detects floating nodes, leakage currents and reliability problems due to electrical stress. The synthesis method allows automatic computation of a complementary power-down circuit for a given circuit. 
Translated abstract:
Diese Arbeit behandelt Entwurfsautomatisierungsalgorithmen zur Verifikation und Synthese analoger Power-Down-Schaltungen. Die Methoden bauen auf einem neuen strukturbasierten Graphmodell auf, welches das statische Verhalten der Schaltung modelliert. Die Verifikationsmethode erkennt Floating-Nodes, Leckströme und durch elekrischen Stress verursachte Zuverlässigkeitsprobleme. Die Synthesemethode berechnet automatisch die zu einer gegebenen Schaltung zugehörige Power-Down-Schaltung. 
ISBN:
978-3-8439-3119-9 
Oral examination:
17.02.2017 
File size:
7751407 bytes 
Pages:
162 
Last change:
12.04.2017