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- Original title:
- A Network Processor Architecture for High Speed Carrier Grade Ethernet Networks
- Translated title:
- Eine Netzwerkarchitektur für hochbitratige WAN Netze
- Author:
- Karras, Kimon
- Year:
- 2014
- Document type:
- Dissertation
- Faculty/School:
- Fakultät für Elektrotechnik und Informationstechnik
- Advisor:
- Herkersdorf, Andreas (Prof. Dr.)
- Referee:
- Herkersdorf, Andreas (Prof. Dr.); Kirstädter, Andreas (Prof. Dr.)
- Language:
- en
- Subject group:
- ELT Elektrotechnik
- Keywords:
- network processing, MPLS, FPGA
- Translated keywords:
- Netzwerkprozessore, MPLS, FPGA
- Abstract:
- The present work proposes an innovative, folded pipeline architecture and an accompanying programming paradigm (including a high-level language compiler), which processes and forwards Ethernet packets in high-speed (100 Gbps) WAN networks. The feasibility of the approach, as well as a reduction in the network processor’s power consumption of at least 25% were verified through the implementation of an FPGA prototype.
- Translated abstract:
- Die vorliegende Arbeit schlägt eine neuartige, gefaltete Pipelinearchitektur und ein dazu gehöriges Programmierkonzept (incl. Hochsprachen-Compiler) zur Verarbeitung und Weiterleitung von Ethernet-Paketen in hochbitratigen (100Gbps) WAN Netzen vor. Mittels eines FPGA Prototypen konnte die Plausibilität des Ansatzes und eine Verlustleistungsreduktion des Netzwerkprozessors von mindestens 25% im Vergleich zu einem Standardansatz nachgewiesen werden.
- WWW:
- https://mediatum.ub.tum.de/?id=1144962
- Date of submission:
- 13.05.2013
- Oral examination:
- 23.05.2014
- File size:
- 19119262 bytes
- Pages:
- 185
- Urn (citeable URL):
- https://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:bvb:91-diss-20140523-1144962-0-9
- Last change:
- 26.06.2014
BibTeX