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Originaltitel:
A Network Processor Architecture for High Speed Carrier Grade Ethernet Networks 
Übersetzter Titel:
Eine Netzwerkarchitektur für hochbitratige WAN Netze 
Jahr:
2014 
Dokumenttyp:
Dissertation 
Institution:
Fakultät für Elektrotechnik und Informationstechnik 
Betreuer:
Herkersdorf, Andreas (Prof. Dr.) 
Gutachter:
Herkersdorf, Andreas (Prof. Dr.); Kirstädter, Andreas (Prof. Dr.) 
Sprache:
en 
Fachgebiet:
ELT Elektrotechnik 
Stichworte:
network processing, MPLS, FPGA 
Übersetzte Stichworte:
Netzwerkprozessore, MPLS, FPGA 
Kurzfassung:
The present work proposes an innovative, folded pipeline architecture and an accompanying programming paradigm (including a high-level language compiler), which processes and forwards Ethernet packets in high-speed (100 Gbps) WAN networks. The feasibility of the approach, as well as a reduction in the network processor’s power consumption of at least 25% were verified through the implementation of an FPGA prototype. 
Übersetzte Kurzfassung:
Die vorliegende Arbeit schlägt eine neuartige, gefaltete Pipelinearchitektur und ein dazu gehöriges Programmierkonzept (incl. Hochsprachen-Compiler) zur Verarbeitung und Weiterleitung von Ethernet-Paketen in hochbitratigen (100Gbps) WAN Netzen vor. Mittels eines FPGA Prototypen konnte die Plausibilität des Ansatzes und eine Verlustleistungsreduktion des Netzwerkprozessors von mindestens 25% im Vergleich zu einem Standardansatz nachgewiesen werden. 
Mündliche Prüfung:
23.05.2014 
Dateigröße:
19119262 bytes 
Seiten:
185 
Letzte Änderung:
26.06.2014